CMOS集成电路静电击穿机理的研究

摘要：

CMOS集成电路的静电击穿一直是影响集成电路可靠性的一个重要因素。当器件尺寸缩小到1微米以下时，在减小芯片I/O尺寸，提高工作频率的同时，保证较高的抗静电能力就显得尤为重要。本文首先对几种1微米CMOS集成电路进行静电击穿实验，分析了各种击穿机理。在此基础上，提出了从I/O保护结构及设计规则等方方面提高CMOS集成电路抗静电能力的措施。

关键词： C/MOS电路 静电击穿机理 ESD实验

作者: 于宗光 王成 王万业

作者单位: 无锡微电子科研中心(无锡)

会议类型: 国内会议

会议名称: 第八届全国可靠性物理学术讨论会

会议地点: 嘉峪关

会议语种:中文

页码: 47-51

在线出版日期: 1999-09-21（万方平台首次上网日期，不代表论文的发表时间）