基于FPGA实验平台的LDPC码编码器设计与实现
LDPC码作为性能最优、应用最为广泛的线性分组码之一,是《信息论与编码》课程中的一项重要课外拓展教学内容.LDPC码编码器的设计与实现涵盖的内容十分丰富,对提高该课程的教学质量具有重要的促进作用.本文基于目前流行的硬件开发与实现平台——FPGA芯片,对高速LDPC码编码器的开发过程进行了详细阐述,提出了基于优化的高斯消元的编码方案和校验位并行分步运算的硬件结构,通过同时计算所有校验位,分步处理单个校验位,有效地降低了硬件实现复杂度,缩短了关键路径时延,达到了15.1Gbit/s的编码速率,为基于FPGA实验平台的LDPC码编码器设计提供了参考和依据.
编码器 结构设计 低密度奇偶检查码 现场可编程逻辑门阵列 高斯消元
李二保 雷菁 陈全坤 李保国
国防科学技术大学电子科学与工程学院,湖南长沙410073
国内会议
教育部中南地区高等学校电子电气基础课教学研究会第二十六届学术年会
郑州
中文
30-41
2016-08-01（万方平台首次上网日期，不代表论文的发表时间）