基于高层综合的连通域标记硬件加速电路优化设计

摘要：

针对成像制导应用需求,研究了二值图像连通域标记算法硬件加速电路的优化设计,利用高层综合工具Catapult C探索不同的设计架构,通过采用减少存储器的读取次数,流水处理以及行缓存等措施,获得了性能、面积之间折中的最佳实现方案.实验结果显示,该硬件加速电路能够很好地满足成像制导系统的图像处理要求,且资源消耗少,具有较高的实用价值.

关键词： 成像制导系统 图像处理 硬件加速电路 连通域标记算法

作者: 邓秋群 常青 黄亮 王阳

作者单位: 湖南省长沙市开福区国防科学技术大学电子科学与工程学院ATR重点实验室 410073

会议类型: 国内会议

会议名称: 第十九届计算机工程与工艺年会暨第五届微处理器技术论坛

会议地点: 哈尔滨

会议语种:中文

页码: 250-255

在线出版日期: 2015-08-06（万方平台首次上网日期，不代表论文的发表时间）