基于UVM构建L2模块级自动验证平台
随着IC规模的快速发展,传统的Verilog验证已经难以满足验证的需求.基于SystemVerilog的验证方法学能够快速地找出设计的漏洞,并具有很强的重用性.本文以”M-DSP”内核L2部件作为待测模块,以最新流行的SystemVerilog验证方法学UVM(Universal Verification Methodology)作为指导方法,利用SystemVerilog及UVM提供的库功能,构建了一个可产生带约束的随机激励,并具有自动校验机制的模块级自动验证平台.该平台拥有较好的通用性,可扩展性强,可被其他测试所重用,有效地提升了验证的效率,减少了编写代码的工作量.
集成电路 校验机制 L2模块 UVM库
刘明 鲁建壮
湖南省长沙市国防科学技术大学计算机学院 410073
国内会议
哈尔滨
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487-492
2015-08-06（万方平台首次上网日期，不代表论文的发表时间）