VMAC时钟网格的实现

摘要：

基于40nm工艺下YHFT-DX芯片的乘加运算模块(VMAC),充分利用网格型时钟网络具有长公共路径,时钟偏差小,负载能力强等优点,设计并实现网格型时钟网络拓扑结构,分析内容包括网格结构的组成,驱动单元的选择,布线宽度及间距的确定,并给出时钟偏差分析方法.通过对比发现网格型时钟结构较平衡树型结构在各端角下都具有较小的时钟偏差.

关键词： 芯片设计 乘加运算模块 时钟网络 网格结构 时钟偏差

作者: 韩笑 刘祥远 张民选 张仕红

作者单位: 湖南省长沙市国防科技大学计算机学院 410073

会议类型: 国内会议

会议名称: 第十八届计算机工程与工艺年会暨第四届微处理器技术论坛

会议地点: 贵阳

会议语种:中文

页码: 399-404

在线出版日期: 2014-07-31（万方平台首次上网日期，不代表论文的发表时间）