快速触发器的设计与优化
针对现在设计中采用由负latch和正latch组成上升沿触发的触发器普遍存在速度慢、功耗大等问题,本文借鉴触发器标准单元的设计结构,提出了一种运算速度快、功耗小的快速脉冲触发器电路结构.在40nm工艺环境下,以带二选一的SDFQD2BWP12T为例,完成了电路的设计及优化.实验结果表明,在相同的约束条件下,快速脉冲触发器相对于标准单元SDFQD2BWP12T来说在时序上平均减少了58.82％,功耗上减少了11.47％.所以该快速触发器具有更高的性能.
脉冲触发器 电路设计 时序特征 功耗控制
刘海彬 李振涛 刘衡竹
湖南省长沙市国防科技大学计算机学院 410073
国内会议
贵阳
中文
421-426
2014-07-31（万方平台首次上网日期，不代表论文的发表时间）