阵列存储体的手工布局与优化

摘要：

并行存储体结构硬宏单元多,面积开销大,物理实现面临严峻挑战.有限的面积将导致硬宏单元的紧密排列,引发局部拥塞的现象.该文以1.0GHz YHFT-DX芯片内核阵列存储体为背景,利用手工布局关键数据路径标准单元和宏模块的方式,使设计满足时序要求的同时减小面积,并与集成电路传统物理设计结果进行了比较.最终版图面积压缩16％,时序收益达260ps.

关键词： 芯片 阵列存储体 手工布局 版图面积 时序控制

作者: 任洪磊 李振涛 郭阳

作者单位: 湖南省长沙市国防科技大学计算机学院 410073

会议类型: 国内会议

会议名称: 第十八届计算机工程与工艺年会暨第四届微处理器技术论坛

会议地点: 贵阳

会议语种:中文

页码: 427-432

在线出版日期: 2014-07-31（万方平台首次上网日期，不代表论文的发表时间）