一种基于AXI协议的DDR3存储接口设计
AXI是一种面向高性能、高带宽、低延迟的片内总线,它的地址/控制信号和数据信号是分离的,支持不对齐的数据传输,同时在突发传输中,只需要首地址,就能对设备进行突发读写.设计中以FPGA厂商赛灵思公司的Vivado集成设计环境为平台,通过verilog硬件描述语言构建AXI协议中作为从设备的存储器的读写通信通道,以及由寄存器数组综合成存储器,实现对存储器的AXI协议接口封装,并对这些模块做功能验证.
存储器 接口设计 读写操作 总线协议
肖潇 刘亚 张民选
湖南省长沙市国防科技大学计算机学院 410073
国内会议
贵阳
中文
515-520
2014-07-31（万方平台首次上网日期，不代表论文的发表时间）