单粒子瞬态脉冲窄化的试验测试电路设计
随着集成电路的迅速发展,器件尺寸在不断地缩小,单粒子瞬态(SET)特性也发生着深刻的变化.在新的工艺下,SET将成为系统软错误(SER)的主要因素,SET已成为高频集成电路抗辐射加固的重点.其中单粒子瞬态脉冲窄化(SET Quenching)在65nm及以下工艺将成为普遍现象,这使得在研究SET电荷收集机理方面出现许多新的情况.此设计是在65nm工艺下提出多节点电荷收集导致SET脉冲窄化的试验测量电路,并在已有技术的基础之上提出了新的SET Quenching测量方法,突破了新工艺下SET Quenching的测量难题.
集成电路 单粒子瞬态脉冲窄化 测试电路 电荷收集机理
薛召召 陈跃跃 陈建军 梁斌
湖南省长沙市国防科技大学计算机学院 410073
国内会议
贵阳
中文
607-611
2014-07-31（万方平台首次上网日期，不代表论文的发表时间）