一种通过改进wrapper链提高高速IP核测试覆盖率的方法
随着集成电路的发展,SoC(System-on-Chip)方法逐渐成为集成电路设计主流,使得大量IP核嵌入到集成系统中,并且IP核内嵌的深度仍在不断增加.在集成电路可测性设计中,提高内嵌IP核的可观察性和可控制性以提高IP核测试覆盖率并保证测试质量是IP核测试亟需解决的问题.通过改进wrapper单元,可以降低时序路径延迟开销,同时满足高速IP核的时序要求并提高测试覆盖率.实验结果表明,提出的改进方法可以将IP核测试覆盖率提高到90%以上,提高了6.58%~21.66%,而只在时序路径上增加了一个二选一选择器的时序延迟.
集成电路 IP核 wrapper单元 测试覆盖率
邓秋严 吴铁彬 刘蓬侠 刘衡竹
湖南省长沙市国防科技大学计算机学院 410073
国内会议
贵阳
中文
652-656
2014-07-31(万方平台首次上网日期,不代表论文的发表时间)