基于FPGA的高性能正则表达式匹配引擎生成方法
基于正则表达式的深包检测方法常用于网络安全、行为审计、协议识别等领域,其性能直接影响相关设备的处理能力.然而,由于计算复杂性高、存储消耗大等原因,现有软硬件匹配方法的性能严重不足,成为制约网络检测系统性能的主要瓶颈.本文提出一个基于FPGA匹配引擎生成方法对复杂正则表达式匹配进行加速.本文的主要创新点在于提出一个状态机转换算法以及一个状态机翻译为硬件描述语言方法.前者将单字符输入状态机转换为多字符输入状态机;后者主要通过利用硬件描述语言和可编程芯片的特性以提高匹配引擎的吞吐率.为了验证方法的效果和可行性,作者将不同类型的正则表达式规则库编译生成匹配引擎,通过分析编译信息从理论上对算法效果进行评估,并将匹配引擎嵌入FPGA板卡对其实际部署性能进行测试.结果表明,本方法在保证识别准确性的前提下达到10Gbps及更高的吞吐率,比现有基于FPGA的匹配方法快约62％,且匹配延迟小于150纳秒.
网络安全 正则表达式 匹配引擎 状态机转换算法 可编程逻辑门阵列
付文亮 郭平 周舟
北京理工大学计算机科学与技术学院 北京 100081 中国科学院信息工程研究所信息内容安全技术国家工程实验室 北京 100093
国内会议
武汉
中文
613-619
2015-05-26（万方平台首次上网日期，不代表论文的发表时间）