多核DSP系统的L2 Cache优化设计
本文根据多核数字信号处理器(Multi-core DSP)片上存储器的特点,针对其二级缓存/静态随机存储器(L2Cache/SRAM)采用以下几种策略进行设计和改进:首先去除两级缓存之间的数据包含性,从而降低了二级缓存(L2Cache)替换造成的一级缓存(L1Cache)不命中;其次利用影子标签和特定的侦听模式在保证DMA传输过程中数据一致性的基础上有效减少了直接存储器存取(DMA)访问二级静态随机存储器(L2SRAM)时不必要的侦听操作;最后设计了邻近DSP核的数据体共用模式,提高了多核DSP存储系统的可配置性.
多核数字信号处理器 存储系统 优化设计 可配置性
苏萍 鲁建壮
国防科技大学计算机学院,长沙410073
国内会议
武汉
中文
109-113
2013-09-01（万方平台首次上网日期，不代表论文的发表时间）