40nm工艺下32位乘法器的设计与优化
本文介绍一款采用半定制设计方法设计的32位乘法器.本设计以传统的乘法器设计为基础,通过改进的基4booth编码方式有效地减少了部分积的个数,并基于40nm工艺下的标准单元搭建了电路,该电路采用以3-2压缩器和4-2压缩器为主的压缩阵列进一步提高了乘法器性能,在此基础上,对关键电路的实现和结构进行了优化,完成了对32位乘法器的门级建模.最后通过多种方法验证了设计优化的正确性,并采用标准单元库对设计进行逻辑综合评估.同时,利用Encounter自动布局标准单元最终实现版图的半定制方法,实现了32位乘法器的版图设计,有效地减小了乘法器的面积和功耗.结果表明,该乘法器工作频率可达1.5GHz以上,达到了预期目标.
乘法器 半定制设计 编码方式 压缩器
马志伟 李振涛 陈吉华
国防科技大学计算机学院 长沙410073
国内会议
西宁
中文
79-83
2013-07-20（万方平台首次上网日期，不代表论文的发表时间）