SIMD浮点乘加部件的设计与验证
在高性能处理器中实现乘后加运算指令，将能减少运算的计算延时和算法的迭代次数，提高处理器的计算性能。设计了一种6级全流水SIMD浮点乘加单元(FMAC),设计实现了九条浮点指令，支持双精度/SIMD单精度浮点乘法、双精度/SIMD单精度浮点乘累加(减)和单精度复数乘法与点积等操作.分析各种浮点操作的实现算法,通过调整流水线结构,来降低关键路径延时,提高FMAC频率.分析了时序优化前流水线第二、三站的结构，并对优化后的二、三站代码结构和性能进行了详细的分析。最后,对FMAC进行了功能验证,在40nm工艺下采用Candence公司的RTL Compiler工具进行综合,最大延时470ps.
处理器 浮点乘加单元 结构设计 单指令多数据流
赵芮 雷元武 彭元喜 孙永节
国防科技大学计算机学院 长沙410073
国内会议
西宁
中文
125-129
2013-07-20（万方平台首次上网日期，不代表论文的发表时间）