纳米工艺下SRAM单元设计综述
随着纳米级工艺下特征尺寸的下降,SoC芯片的性能和集成度持续上升,片上工艺随机偏差也越来越大,涉及晶体管沟道长度、沟道宽度、栅氧厚度以及阈值电压等各个方面.SRAM单元通常采用最小尺寸设计,更容易受到工艺偏差的影响,单元的稳定性和功耗逐渐成为重点关注的问题.对纳米级工艺下针对SRAM单元的稳定性和功耗进行的一些改进设计进行了分析和总结归纳，这些改进方法分别在不同角度和程度上改善了SRAM单元的稳定性和功耗。除了电路上的改进，还有其他的一些方法也可以改善纳米级工艺下SRAM单元的稳定性和功耗问题，例如，采用新材料和新工艺、采用3D-SRAM单元结构、利用TSV减少SRAM阵列互连长度等等。另外，利用衬底偏置的SOI技术来降低功耗，使用碳纳米管新材料减小漏电、增加读稳定性。这些技术都能从一定程度上使得SRAM阵列获得性能的提高和功耗的降低。在SoC芯片设计中，要根据实际的设计指标、芯片面积、功耗、稳定性以及设计复杂度等进行合理的折中。新材料的应用有可能使SRAM的设计产生质的飞跃，但是目前距离实际应用还有一定的距离。
系统级芯片 静态随机存储器 结构设计 稳定性分析 功耗控制
吴磊 马艳 尹飞
上海高性能集成电路设计中心 上海201204
国内会议
西宁
中文
247-251
2013-07-20（万方平台首次上网日期，不代表论文的发表时间）