基于标志前缀加法实现8位|A-B|的电路优化设计
使用标志前缀加法器的优点在于,使用一个加法器可以实现多个结果的输出.本实验设计一个8位|A-B|的设计电路,首先利用标志前缀加法器产生A-B和B-A两个结果,然后对这两个结果进行选择输出就可以得到|A-B|.在TSMC40nm工艺,完成电路的设计,然后对这个电路进行优化.最后,提取优化的设计电路的门级网表,与实现此功能RTL级代码,在相同的约束条件下分别进行DC综合,比较两者的时序和面积的差别.经过优化之后的设计电路，在40nm工艺环境下，DC综合的时序和面积都比RTL级代码要好。时序比RTL级代码少0.O1，而面积少了90，相当于减少了RTL级代码1/4的面积。由于L部件算术运算对8位|A-B|调用次数很多，故使用优化后的设计电路，可以降低L部件数据通路延时，减少L部件的算术模块面积，尤其是面积的累积性减少更加显著。因此，这次8位|A-B|的电路优化设计非常成功。
标志前缀加法器 电路设计 约束条件 数据通路
秦海阳 李振涛 李勇
国防科技大学计算机学院 长沙410073
国内会议
西宁
中文
312-316
2013-07-20（万方平台首次上网日期，不代表论文的发表时间）