数字延迟锁定环逻辑控制模块的实现

摘要：

DDLL(digital delay locked loop,数字延迟锁定环)可以产生精确的延迟而基本不受工艺、电压和温度等影响,常用来生成稳定的延迟或多相位的时钟信号.本文介绍了有关数字延迟锁定环的结构和原理,总结了近年来微处理器中数字延迟锁定环设计的基本类型,并实现了逐次移位算法控制逻辑的电路.经仿真测试,电路工作频率可达到1.2GHz,锁定周期为.8个输入时钟周期.

关键词： 微处理器 数字延迟锁定环 结构设计 逻辑控制 逐次移位算法

作者: 白海强 邓让钰 衣晓飞

作者单位: 国防科技大学计算机学院 长沙410073

会议类型: 国内会议

会议名称: 第十七届计算机工程与工艺年会暨第三届微处理器技术论坛

会议地点: 西宁

会议语种:中文

页码: 386-390

在线出版日期: 2013-07-20（万方平台首次上网日期，不代表论文的发表时间）