基于FPGA多路并行ADC数据采集系统的设计与实现
本文设计并实现了一种基于FPGA的多路并行ADC数据采集系统.在目前的高速数据采集系统中,采样精度和采样速度率是一对矛盾体,本文通过多通道采样ADC的方式,并行4个采样频率为500MHz精度为12bit的ADC,实现了采样频率为2GHz、12bit精度的数据采集.在满足高采样率的同时又保证了采样精度.同时,该系统采用DDR3SDRAM作为缓存单元,基于标准DIMM条,数据时钟达到1066MHz,带宽约8GB/s,实现了可扩展超深采样点记录特性,优于常规数据采集系统的缓存.同时,采用延时预测电路实现了高速ADC接口采样的自适应调整,从而保证在高速时间交替采样过程中,ADC输出数据在FPGA接口能被准确的采样.
模数转换器 数据采集系统 电路设计 采样精度
何文 张明 张民选 李少青
国防科技大学计算机学院 长沙410073
国内会议
西宁
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108-112
2013-07-20（万方平台首次上网日期，不代表论文的发表时间）