面向硬件仿真器的高速串行总线桥的设计与实现
本文提出一种面向硬件仿真器的高速串行总线桥实现方法,解决硬件仿真器上高速串行接口模拟电路难以验证的问题.该结构面向硬件仿真平台,在外挂高速串行设备时,通过FPGA实现接口的PHY层功能,设计了MAC层到PHY层的高速通信模块,满足对硬件仿真器的MAC接口信号的几MHz到外挂高速串行接口的GHz的桥接.本文对传输信号进行编解码以减小桥接电缆数.使用FPGA实现高速串行接口的物理层,解决了硬件仿真器无法仿真模拟电路的问题.仿真和实验结果表明,该总线桥结构在硬件仿真平台上有效地实现了对高速串行接口的行为仿真,满足了验证需求.
SoC芯片 硬件仿真器 高速串行总线桥 电路设计
贾 张明 马驰远 胡乔乔
国防科技大学计算机学院 长沙410073
国内会议
西宁
中文
362-367
2013-07-20（万方平台首次上网日期，不代表论文的发表时间）