PLL抖动原理与测试方法探索
抖动对锁相环的性能有极大影响,抖动较大时可能导致并行总线的建立保持时间余量不够、时钟稳定度差、串行信号接收端误码率高等现象.本文主要介绍了信号抖动在不同情况下的分类、时钟抖动的定义、各类抖动的应用范围、抖动的分解和基于示波器的测量与分析方法.指出了实际抖动测试过程中的注意事项,通过实际的芯片测试,记录数据作对比分析,并详尽描述了抖动的产生机理和测试方案,对锁相环的抖动研究有一定参考意义.
芯片 锁相环 时钟抖动 测试方法
陈海林 陈跃跃 梁斌
国防科技大学计算机学院 长沙410073
国内会议
西宁
中文
389-392
2013-07-20（万方平台首次上网日期，不代表论文的发表时间）