基于FPGA的合并单元关键技术的实现
合并单元，简称MU，是一种对一次互感器传输过来的电气量进行合并和同步处理，并将处理后的数字信号按照特定格式转发给间隔层设备使用的装置，是电子式电流、电压互感器的接口装置。本文介绍了FPGA在合并单元功能实现中,高实时性,高精度,高可靠性的应用,重点介绍了FPGA实现合并单元高可靠性和高均匀性点对点SV报文收发的方法,以及通过FPGA实现合并单元同步及守时功能的原理及方法.在点对点SV报文收发过程中,FPGA控制DM9000,将接收到的SV报文在FIFO中缓存,并通过内部定时器对接收的报文打时标,在SV报文接收的间隙,配合CPU采用精确的算法控制SV报文的发送时间,保证其离散性控制在100ns以内.在对时状态下,通过FPGA解析B码和1588等对时信息,精确控制合并单元的时间同步,采用跟随算法记录秒脉冲时间.在丢失外部同步信号时,FPGA同步模块无缝切换到守时状态,并能在长时间内保证合并单元的时间同步.
互感器 合并单元 时间同步 守时功能 现场可编程门列阵
牟涛 樊占峰 赵应兵 郝威
许继电气技术中心,河南许昌461000
国内会议
上海
中文
454-458
2016-10-30（万方平台首次上网日期，不代表论文的发表时间）