一种取指令流水线的结构优化和验证
在多数微处理器的取指令流水线的设计中,从指令Cache中取出的指令进入取指缓冲IBUF.如果IBUF出现缓冲满,则发生了流水线结构阻塞,此时一种有利于物理实现的处理方式为,将当拍将要进入IBUF的指令丢弃,从被丢弃的指令处开始重新从指令Cache中取指.本文针对这种处理方式提出了一个结构优化措施,在IBUF的前一级站台后增设一个指令旁路数据缓冲,从而减少流水线出现空洞的可能,并可减轻IBUF阻塞时引起的取指带宽浪费.本文完成了优化设计和Formal验证,进行了开销和性能评估.该优化以增加一级二选一选择器的延迟开销和增加0.21％的面积开销,取得了整数性能1.24％以及浮点性能1.00％的性能提升.
微处理器 取指令流水线 结构优化 Formal验证
李俊 郭勇 尹飞 濮晨
上海高性能集成电路设计中心,上海市浦东新区毕升路399号 201203
国内会议
西安
中文
130-135
2016-08-10（万方平台首次上网日期，不代表论文的发表时间）