一种Cache/SRAM可配置访存单元的随机验证平台
由于半导体工艺的不断进步,使得集成电路芯片的设计规模迅速增加.各逻辑功能越来越复杂,设计验证的难度和时间开销成倍增长.传统的功能验证方法面临着验证完备性、可重用性、效率等方面挑战.M-DSP芯片标量存储器(Scalar Memory,简称SM)通过配置相关的寄存器,可配置为Cache或SRAM的访存模式.验证平台是基于不同访存模式下的验证需求,采用SystemVerilog(简称SV)语言搭建模块级随机验证平台;在较高抽象层次上编写了SM的参考模型,结合SVA断言技术对验证结果进行实时监控和自动比较.最后使用定向激励与带约束随机激励组合的验证方法对其展开验证,同时通过发送不同的验证激励来测试不同访存模式下的正确性.
集成电路 芯片设计 可配置访存单元 随机验证平台
康子扬 陈海燕 杜鹏 陈俊杰
湖南省长沙市开福区国防科大一号院 410073
国内会议
西安
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413-418
2016-08-10（万方平台首次上网日期，不代表论文的发表时间）