基于UVM构建DMA从机部件模块级自动验证平台
随着半导体技术的不断发展,集成电路制造工艺技术越来越先进,芯片设计规模变得越来越大,芯片验证工作成了制约芯片设计水平的关键因素.传统的Verilog验证已经难以满足验证的需求,基于SystemVerilog的验证方法学能快速地找出设计的漏洞,并具有很强的重用性.本文以X-DMA从机部件中的一个功能模块作为待测模块,以验证方法学UVM作为指导方法,利用SystemVerilog及UVM提供的库,构建一个可产生带约束的随机激励,并具有自动校验机制的模块级自动验证平台,使验证过程更系统化,提高验证效率.
集成电路 芯片设计 自动验证平台 从机部件 直接存储访问
欧树云 陈书明 吕昭
湖南省长沙市国防科技大学计算机学院 410073
国内会议
西安
中文
434-440
2016-08-10（万方平台首次上网日期，不代表论文的发表时间）