基于自偏置技术的低抖动PLL的分析与设计

摘要：

锁相环是一种重要的数模混合电路，广泛应用于现代通信和各种电子电路中。本文设计了一款基于自偏置技术的低抖动锁相环.其中包括了鉴频鉴相器、电荷泵、低通滤波器、自偏置产生电路、压控振荡器、分频器的电路设计以及版图设计,并采用Cadence spectre仿真软件进行仿真设计.仿真结果表明,该电路的相位噪声为-89.8dBc/Hz at 1Mhz,锁相环尺寸为240μm×400μm.

关键词： 锁相环 自偏置技术 电路设计 版图设计 抖动性能

作者: 袁博群 廖家轩 刘辉华

作者单位: 电子科技大学电子科学技术研究院 成都611731

会议类型: 国内会议

会议名称: 综合电子系统技术教育部重点实验室暨四川省高密度集成器件工程技术研究中心2012学术年会

会议地点: 成都

会议语种:中文

页码: 446-449

在线出版日期: 2012-12-22（万方平台首次上网日期，不代表论文的发表时间）