基于FPGA的可在线变频的时钟发生器的设计
本文先提出了基于FPGA的可在线变频的时钟发生器的设计理论与方法;然后介绍了FPGA中各个可配置寄存器的算法；最后设计了一种可在线变频的时钟发生器，电路设计的配置模块的配置流程是:首先，当配置使能信号有效时，在第一个DCLK上升沿，在地址总线DADDR”4:0”上给出需要配置的寄存器地址，数据总线DI”15:0”上给出需要配置的数据，同时让DEN和DWE保持有效(高电平);第二个时钟的上升沿，撤销DEN和DWE，然后开始检测DRDY。当检测到DRDY变为高电平后，表明这个寄存器的配置已经完成。在DRDY拉低后，可以开始配置下一个寄存器，以此类推，直到全部寄存器配置完成后，将各配置信号拉到上面介绍的默认值。当LOCKED信号变为高电平后，说明此时PLL己经锁定了，可以输出稳定的时钟。并且进行了Modelsim仿真和利用FPGA嵌入式逻辑分析仪的硬件验证。其结果均表明该设计是完全正确合理的。利用本文介绍的方法可以设计出一种低功耗、可在线变频的时钟发生器。该时钟发生器在通信设备和手持设备中具有广泛的实际应用价值。
集成电路 时钟发生器 设计理念 在线变频 现场可编程门列阵
张译匀 廖家轩 周婉婷
电子科技大学电子与科学技术研究院 成都610000
国内会议
综合电子系统技术教育部重点实验室暨四川省高密度集成器件工程技术研究中心2012学术年会
成都
中文
466-470
2012-12-22（万方平台首次上网日期，不代表论文的发表时间）