65nm工艺下32位PC加法器的设计与应用
本文介绍了针对数字信号处理器设计的一种应用于地址生成单元和算术移位部件的加法器电路——扰加法器(Psum-Cout加法器),它可以根据不同应用添加求和选择电路或者求和电路,以实现所需功能.在65nm工艺下为减小漏流功耗,采用全静态CMOS电路.结果表明,在0.9V、65nm工艺下进行电路模拟,地址生成单元中加法器和选择电路合并后传播时间为345ps,算术移位部件中和输出传播时间为340ps,饱和位传播时间为280ps.
PC加法器 稀疏树结构 电路设计 地址产生 算数移位
唐茜茜 刘衡竹 郭海勇
国防科技大学计算机学院 长沙410073
国内会议
成都
中文
97-100
2011-08-12（万方平台首次上网日期，不代表论文的发表时间）