时钟树优化方法研究
时钟树综合是芯片后端设计中的一个重要环节，随着工艺尺寸的不断减小，时钟树综合也给后端设计提出了很多新的问题。特别是进入65nm及后的40nm工艺下，时序收敛更加成为后端设计的主要瓶颈了，引起了很多后端设计的关注。本文主要针对40nm工艺下，时钟树综合中的时钟偏斜问题进行了分析，进而提出了几种时钟树综合的优化方法：修改约束参数、选择最优缓冲器、使用有效时钟偏斜、使用多时钟根节点，从而使其时序更好的收敛。通过本文实例得到使用有效时钟偏斜可使其性能提升了约10.1％，使用多时钟根节点方法可使其插入延时节省了11.5％，时序提升8.6％。
芯片 后端设计 时钟树综合 时序收敛性
刘战涛 赵振宇 张民选 杨朱黎 张国强
国防科技大学计算机学院 长沙410073
国内会议
成都
中文
332-336
2011-08-12（万方平台首次上网日期，不代表论文的发表时间）