一种快速SIMD浮点乘加器的设计与实现

摘要：

本文设计和实现了5级全流水SIMD浮点乘加器，支持双精度和双单精度浮点乘法、乘累加(减)操作，用Modelsim和NC Verilog测试和验证了RTL代码实现，基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现，运行频率可达714.286MHz，结果表明相比文献中经典的低延迟乘加结构性能提升了17.89％，面积增加了6.61％，功耗降低了25.08％。

关键词： 浮点乘加器 结构设计 运行频率 性能评估

作者: 吴铁彬 刘衡竹 杨惠 张剑锋 侯申

作者单位: 国防科技大学计算机学院 长沙410073

会议类型: 国内会议

会议名称: 第十五届计算机工程与工艺年会暨第一届微处理器技术论坛

会议地点: 成都

会议语种:中文

页码: 132-136

在线出版日期: 2011-08-12（万方平台首次上网日期，不代表论文的发表时间）