板级高速传输总线链路层关键技术研究与实现
随着高性能服务器和超大规模计算机的发展，系统设计者对板上高速互连总线的要求越来越高，如何使芯片间的数据传输延迟更小，提高计算通信比是需要解决的重要问题。本文研究了近年来发展迅速的超传输总线和PCI Express总线的链路层的特点，在此基础上提出了一种64位高速总线链路层体系结构，并对其关键技术进行了研究，设计实现了一种能够每时钟周期对16位数据进行加解扰的加解扰器，以及能够纠正链路间最大5个时钟周期延迟偏斜的线间传输延迟偏斜纠正器，功能验证结果表明本文所提出的设计功能正确。
传输总线 链路层 体系结构 加解扰器 延迟偏斜纠正器
周宏伟 陈超 张丽霞 张英 李永进
国防科技大学计算机学院 长沙410073 湖南师范大学数学与计算机学院 长沙410081
国内会议
成都
中文
149-155
2011-08-12（万方平台首次上网日期，不代表论文的发表时间）