基于FPGA和ASIC实现的不同路由器结构的MPSoC比较

摘要：

随着工艺特征尺寸的缩进,为了进一步提高数据处理速度,多核片上系统(MPSoC)成为一种必然的选择.片上网络(NoC)作为多核片上系统的通信部分,其设计影响了整个系统的性能.本文研究了两种不同的片上网络设计,探讨了路由器结构的改变对MPSoC性能的影响.对于采用低延迟优化设计的路由器,最优传输延迟减少了6倍.同时,分别完成了该MPSoC的FPGA和ASIC实现,定量分析了在0.13um工艺尺寸的两种实现方式下面积和延时差距.结果表明,FPGA实现与ASIC实现的面积比率大约为29～33:1,延时比率大约为4.5～7.5:1.

关键词： 路由器 结构优化 多核片上系统 现场可编程门阵列 集成电路 面积比率 延时比率

作者: 郭珍红 林郁 贾瑞 高同强 杨海钢

作者单位: 中国科学院电子学研究所可编程芯片与系统研究室;中国科学院大学 中国科学院电子学研究所可编程芯片与系统研究室

会议类型: 国内会议

会议名称: 中国电子学会电路与系统学会第二十五届年会

会议地点: 成都

会议语种:中文

页码: 1-10

在线出版日期: 2014-10-01（万方平台首次上网日期，不代表论文的发表时间）