基于BIST的CDR电路抖动容限测试方法和电路
CDR(Clock Data Recovery,时钟数据恢复)电路是高速串行IO接口接收端的核心部分,抖动容限是衡量CDR电路性能的重要参数之一.本文提出了一种基于BIST(Build-In Self-Test,内建自测试)对CDR 路进行抖动容限测试的电路,在CDR电路中加入抖动注入模块和误码检测模块,可以为测试序列注入不同种类的抖动——RJ(Random Jitter,随机抖动)、PJ(Period Jitter,周期抖动)、DCD(DutyCycle Distortion,占空比失真)等.在速率为5Gbps,电压为1.0V的工作条件下,基于TSMC 65nm工艺对提出的电路进行仿真,为测试序列注入不同种类的抖动和频率可控的抖动,实现接收端抖动容限测试.整个测试流程不涉及昂贵的测试仪器,大大降低了测试成本.
串行IO接口 时钟数据恢复电路 结构设计 抖动容限 内建自测试
宋京京 冯建华 邸红叶 贾嘉
北京大学深圳研究生院,深圳 518055;北京大学信息科学技术学院微电子系,北京 100871 北京大学信息科学技术学院微电子系,北京 100871
国内会议
西安
中文
381-386
2014-06-01（万方平台首次上网日期，不代表论文的发表时间）