大位宽前导零计数器的设计与优化
前导零计数器速度的快慢直接影响到浮点加法器的性能,针对现有前导零计数器设计普遍存在运算速度慢、占用面积资源大等问题,本文借鉴加法器的树形结构,提出了一种运算速度快、面积资源占用少的前导零计数器电路结构.本文通过理论推导,证明了设计原理的正确性,并在40nm工艺环境下,以51位前导零计数器设计为例,完成了电路的设计及优化.实验结果表明,在相同的约束条件下,电路设计相比于RTL 级代码在时序上减少了11％,面积上也减少了10.5％.
前导零计数器 电路设计 树形结构
白琛 李振涛 沈剑良 许邦建
国防科技大学计算机学院,湖南 长沙 410073 国家数字交换系统工程技术研究中心,河南 郑州 450002
国内会议
西安
中文
508-513
2014-06-01（万方平台首次上网日期，不代表论文的发表时间）