一种能够适应65nm至40nm工艺迁移的低抖动锁相环
随着芯片性能的不断提升,锁相环低抖动特性越来越受到重视,同时,工艺换代对锁相环在不同工艺下的适应性提出更高要求.本文设计了一款对工艺不敏感的低抖动锁相环,提出了双通路电荷泵与双极偏置电压控制的VCO,降低了系统抖动的引入.提出了一种环路带宽自适应技术,降低了锁相环对工艺迁移的敏感性.电路仿真证明,该锁相环至少适应40nm与65nm 两代工艺的迁移,在40nmCMOS工艺下实现了该锁相环版图设计,该PLL 最小输出分辨率为0.048Hz,在3MHz 频率偏差下的相位噪声为-130dBc/Hz,最大VCO输出频率达到3.2GHz,具有高性能与高通用性.
锁相环 结构设计 抖动性能 电荷泵 压控振荡器 工艺迁移
袁珩洲 郭阳
国防科学技术大学计算机学院微电子与微处理器研究所,湖南 长沙 410073
国内会议
西安
中文
559-564
2014-06-01（万方平台首次上网日期，不代表论文的发表时间）