存储分块对FPGA高级综合的影响

摘要：

FPGA高级综合中通常采用存储分块的方式提升实现电路的并行度,本文分析了横纵分块、矩阵分块等多种分块方法适用的范围,及对实现电路性能的影响.实验结果表明,在不影响资源占用量的情况下,采用横纵分块和矩阵分块均会降低电路延时.在同等分块数目下,横纵分块的延时优化率为66％,矩阵分块的延时优化率为61％;横纵分块方式的适用范围多于矩阵分块.并且在两类分块方式下,延时优化率均随分块数目的增大而增大.

关键词： 现场可编程门阵列 高级综合 存储分块 编译优化 性能测试

作者: 张茉莉 杨海钢 崔秀海 喻伟

作者单位: 中国科学院大学 北京 中国 100049;中国科学院电子学研究所可编程芯片与系统研究室 北京 中国 100190 中国科学院电子学研究所可编程芯片与系统研究室 北京 中国 100190

会议类型: 国内会议

会议名称: 中国电子学会电路与系统学会第二十四届年会

会议地点: 南京

会议语种:中文

页码: 24-30

在线出版日期: 2013-05-13（万方平台首次上网日期，不代表论文的发表时间）