选择序列的并行折叠计数器

摘要：

为了减少测试应用时间并保证高测试数据压缩率,提出一种选择序列的并行折叠计数器.在分析并行折叠计算理论的基础上,通过记录表示折叠索引的组序号和组内序号生成选择状态的测试序列,避免了无用和冗余的测试序列的生成.ISCAS标准电路的实验表明,该方案的平均测试数据压缩率为94.48％,平均测试应用时间为之前方案的15.31％.

关键词： 芯片 并行折叠计数器 测试应用时间 选择序列 电路设计

作者: 李扬 梁华国 蒋翠云 常郝 易茂祥 杨彬

作者单位: 合肥工业大学计算机与信息学院 合肥 230009;江苏商贸职业学院信息系 南通 226000 合肥工业大学电子科学与应用物理学院 合肥 230009 合肥工业大学数学学院 合肥 230009 合肥工业大学计算机与信息学院 合肥 230009 合肥学院计算机科学与技术系 合肥 230009

会议类型: 国内会议

会议名称: 中国电子学会电路与系统学会第二十四届年会

会议地点: 南京

会议语种:中文

页码: 256-266

在线出版日期: 2013-05-13（万方平台首次上网日期，不代表论文的发表时间）