Cache Tag数据写入电路的设计与优化

摘要：

随着工艺尺寸的缩减,高性能微处理器设计对Cache存储器提出了更高的要求.本文基于65nm CMOS工艺,针对L1-Cache tag SRAM的输入信号进行设计优化.通过合理选择写操作策略和应用偏斜门技术,在阵列分体设计的基础上,有效提高输入信号的处理速度.实验结果表明,最坏情况下,写”1”性能提高15.6％,写”0”性能提高16.3％.

关键词： 存储器 写操作策略 输入信号 优化设计

作者: 章胜 魏强 陈建梅 马驰远 李少青

作者单位: 国防科技大学计算机学院 长沙410073

会议类型: 国内会议

会议名称: 第十四届计算机工程与工艺会议(NCCET”10)

会议地点: 江苏扬州

会议语种:中文

页码: 211-215

在线出版日期: 2010-08-20（万方平台首次上网日期，不代表论文的发表时间）