锁相环的可测性设计
本文针对一款应用于大规模数字集成电路的CMOS锁相环进行了可测性设计,分析了锁相环各个组成部分的结构特点和功能,分别给出了锁相环各个组成部分的测试方案以及整个锁相环的输入/输出频率范围和锁定时间等参数的测试方案.对每个组成部分的测试方案,给出了具体的测试电路,使测试覆盖率达到了100％,最后进行了电路级和版图级仿真.仿真结果表明,本文设计的测试电路能有效地测试电路性能而又不影响原锁相环的正常工作,本文提出的可测性设计是可行的.
数字集成电路 锁相环 可测性设计
张均安 赵振宇 孙永节 段志奎 欧阳玺
国防科技大学计算机学院 长沙410073
国内会议
江苏扬州
中文
325-330
2010-08-20（万方平台首次上网日期，不代表论文的发表时间）