序列信号检测器原始状态图画法研究
数字技术基础有两大组成部分:组合逻辑电路与时序逻辑电路。常见的时序逻辑电路有:计数器、寄存器、序列信号发生器、顺序脉冲发生器以及存储器等。序列信号检测器也是一种重要的时序逻辑电路.本文介绍一种序列信号检测器原始状态图画法,该方法是:对于序列信号检测器,无论有效序列是否允许叠码,要检测的有效码长度如果为n,则设n个状态,根据输入的各种可能,画出输出及次态.与传统序列信号检测器原始状态图画法相比,具有概念清晰,画法简单,不容易出错的特点.
序列信号检测器 原始状态图画法 允许叠码 有效码长度
张长峰 余道杰 王建民
解放军信息工程大学理学院 郑州 450052
国内会议
大连
中文
283-285
2009-10-28（万方平台首次上网日期，不代表论文的发表时间）