素数域256位有符号数加减法的硬件实现

摘要：

提出了一种素数域256位有符号数加减法的硬件实现方案,利用16位Kogge-Stone对数超前进位加法器构成32位加法器模块,在8个时钟周期内完成256位有符号数的加减法运算,通过对计算结果的详细分析,设计了控制电路进行素数域约减,通过预先计算来判断最终结果是否已经满足域运算的要求,从而避免了大数比较器.

关键词： 数字电路 素数域 有符号数 加减法

作者: 冀丽丽 张林林 李智 洪懿 张国和 梁峰 雷绍充 王兴全

作者单位: 西安交通大学电子与信息工程学院,710049,西安 陕西万达信息工程有限公司,710003,西安

会议类型: 国内会议

会议名称: 中国密码学会2013年密码芯片学术会议

会议地点: 上海

会议语种:中文

页码: 54-57

在线出版日期: 2013-09-05（万方平台首次上网日期，不代表论文的发表时间）