高性能浮点融合运算部件的设计与实现

摘要：

　　为了提高数字信号处理器中浮点单元的运算能力，依托“YHFT-Matrix DSP”的开发与研制，设计和实现了一种GHz高速浮点融合乘加器。该乘加器采用7级流水站结构，支持双精度和单精度浮点乘法、乘累加、乘累减操作。使用NC Verilog测试和验证了实现该乘加器的RTL级代码的正确性，基于TSMC 65nm工艺，采用Synopsys公司的Design Compiler工具综合了RTL代码，结果表明其运行频率可达1GHz，功耗45. 36mW，面积498680. 73um2.

关键词： 双精度浮点数 浮点乘法 浮点乘累加 频率

作者: 田甜 吴铁彬 方粮 彭元喜

作者单位: 国防科学技术大学计算机学院 长沙410073

会议类型: 国内会议

会议名称: 2012全国计算机体系结构学术年会

会议地点: 西安

会议语种:中文

页码: 5-8

在线出版日期: 2012-08-25（万方平台首次上网日期，不代表论文的发表时间）