基于FPGA的动态可调时钟设计

摘要：

本文介绍了一种基于FPGA的动态可调时钟设计方法:动态PLL.动态PLL使用频率反馈系统确保多个时钟同步,使用模拟电荷泵技术精确控制时钟的频率和相移.全局时钟网络技术可以消除各个模块间的时钟歪斜.用户可以通过DRP(动态重配置端口)对时钟进行实时大范围分频、倍频和相位移动,使用非常稳定可靠.文章还给出一个应用实例的设计原理图及逻辑仿真波形图.

关键词： 动态可调时钟 结构设计 频率控制 仿真分析 现场可编程门阵列

作者: 谢宇翔 杜涛

作者单位: 电子科技大学微电子与固体电子学院 四川成都610054

会议类型: 国内会议

会议名称: 四川省电子学会半导体与集成技术专委会2012年度学术年会

会议地点: 成都

会议语种:中文

页码: 231-234

在线出版日期: 2012-12-08（万方平台首次上网日期，不代表论文的发表时间）