DTMB标准中BCH译码算法及其FPGA的实现
本文首先证明了DTMB(Digital Television Terrestrial Multimedia Broadcasting)标准中采用的BcH码是纠错能力为l的循环汉明码,并基于此提出了适用于该BCH码的译码算法,及其串行和并行两种FPGA实现电路.考虑到该BCH 码缩短码的特性,通过修改差错检测电路,使串行译码器缩短了261个时钟周期的译码时延,并行译码器减少了26个时钟延时.仿真结果表明,译码正确无误,串行译码器总延时为762个时钟周期,并行译码器总时延仅为77个时钟周期.该译码器硬件实现简单,采用Altera的Stratix Ⅱ系列FPGA平台进行综合,综合结果表明串行译码器仅占用48个ALUT逻辑单元,而并行译码器仪占用76个ALUT逻辑单元,FlGa的资源占用极少.串行译码器的最大工作时钟频率可达357MHz,并行译码器的最大工作时钟频率可达276MHz.
数字电视 多媒体广播标准 循环汉明码 译码算法
吴子静 苏凯雄
福州大学物理与信息工程学院,福州市,350002
国内会议
济南
中文
72-72
2012-10-01（万方平台首次上网日期，不代表论文的发表时间）