曙光6000全局集合通信芯片的可测试性设计与实现

摘要：

　　本文结合曙光6000全局集合通信芯片的结构特点与测试需求，为该芯片制定出了一套完整的可测试性设计(DFT)方案，包括普通扫描、实速扫描、存储器内建自测试(MBIST)、边界扫描、测试压缩等。随着DFT的引入，如何为各工作模式提供需要的时钟，并实现多模式在多工艺角(corner)下的时序收敛成为我们面临的一大挑战。本文专门设计了一个片上时钟控制(OCC)模块，并为方便时序收敛做了提前的考虑与设计。除此之外，为保证芯片品质，重点对故障覆盖率进行了优化。较低的测试功耗与成本也增加了该DFT方案的可行性。通过对芯片样片的实际测试表明，芯片内所设计的各种DFT测试结构均可正确工作。筛选出的ASIC芯片已能通过功能测试，从而证明了该DFT设计方案的正确性和有效性。

关键词： 集合通信芯片 可测试性设计 故障覆盖率 时钟控制

作者: YANG Jia 杨佳 LIU Li-Ke 刘力轲 YOU Ding-Shan 游定山 SHEN Hua 沈华

作者单位: Institute of Computing and Technology,Chinese Academy of Science,Beijing 100190,China 中国科学院 计算技术研究所,北京 100190

会议类型: 国内会议

会议名称: 2012全国高性能计算学术年会

会议地点: 张家界

会议语种:中文

页码: 1-7

在线出版日期: 2012-10-29（万方平台首次上网日期，不代表论文的发表时间）