改进的基于属性不变量生成和数学归纳法的时序逻辑优化算法

摘要：

　　为了在时序逻辑综合中使电路面积和关键路径延迟同时得到快速优化，提出一种改进的基于假设后验证的时序优化算法。在位并行随机模拟提取候选属性不变量之前，利用寄存器共享来降低初始候选不变量数目，以减少SAT程序的频繁调用；然后利用推测化简模型和改进的数学归纳法将基本条件和归纳步骤合并处理，有效地降低了电路规模和关键路径延迟，同时提高了算法运行速度。实验数据表明，文中算法使寄存器和节点规模平均下降41％和48％，关键路径延迟减小30％；与同类方法相比，该算法运行时间平均下降17％。

关键词： 集成电路 结构设计 时序逻辑 算法优化

作者: Hao Ya”nan 郝亚男 Yang Haigang 杨海钢 Lu Baozhu 路宝珠 Cui Xiuhai 崔秀海 Zhang Moli 张茉莉

作者单位: System on Programmable Chip Research Department, Institute of Electronics, Chinese Academy of Scienc 中国科学院电子学研究所可编程芯片与系统研究室 北京 100190;中国科学院研究生院 北京 100049 System on Programmable Chip Research Department, Institute of Electronics, Chinese Academy of Scienc 中国科学院电子学研究所可编程芯片与系统研究室 北京 100190

会议类型: 国内会议

会议名称: 第十二届中国虚拟现实大会

会议地点: 秦皇岛

会议语种:中文

页码: 1232-1240

在线出版日期: 2012-09-21（万方平台首次上网日期，不代表论文的发表时间）