加固时钟电路的抗SET脉冲宽度差研究

摘要：

　　基于DICE结构的D触发器，其加固后的时钟电路抗010脉冲和101脉冲宽度差值很大，这严重影响了时钟电路的稳定性和抗SET能力。该文研究了产生这种差值的原因，并针对原因对时钟电路做出了改进，以时序和功耗的小幅度提升为代价，缩小了脉冲宽度差，提高了抗SET脉冲宽度。

关键词： 航天器 集成器 加固时钟电路 脉冲宽度差

作者: 张力彬 陈书明 梁斌

作者单位: 国防科技大学计算机学院,湖南 长沙410073

会议类型: 国内会议

会议名称: 全国抗恶劣环境计算机第二十二届学术年会

会议地点: 湖北恩施

会议语种:中文

页码: 160-162

在线出版日期: 2012-09-01（万方平台首次上网日期，不代表论文的发表时间）