高速64×21b,1W/2R嵌入式SRAM的设计

摘要：

　　本文介绍了65nm CMOS工艺下一款64×21b,1W/2R高速高密度SRAM的设计.采用读写端口分离的10管1W/2R SRAM单元,提升了读写操作的噪声容限.采用两级动态译码电路产生字线脉冲、层次式位线和动态读出电路,提高了SRAM的速度,并降低了功耗.版图后的模拟结果表明,在典型工作条件下,存储器的读出延时为245ps,平均功耗为4.26mW.

关键词： 存储器 制造工艺 系统设计 嵌入式SRAM单元

作者: Zhou Quan 周全 Wen Liang 温亮 Chen Shu-ming 陈书明 Li Zhen-tao 李振涛

作者单位: National University of Defense Technology, School of Computer Science, Hunan, Changsha 410073 国防科技大学计算机学院 湖南 长沙410073

会议类型: 国内会议

会议名称: 第18届全国信息存储技术学术会议

会议地点: 无锡

会议语种:中文

页码: 147-150

在线出版日期: 2012-07-12（万方平台首次上网日期，不代表论文的发表时间）