基于折叠计算的并行BIST方案

摘要：

　　超大规模集成电路半导体工艺尺寸的不断减小使测试的复杂度和测试成本不断提升.测试数据压缩率和测试应用时间是降低测试成本的关键因素.内建自测试作为一种可测性设计方法能有效地提高电路的可测性，并降低测试成本.一种新的基于折叠计算的并行BIST方案在发掘折叠计算特性的基础上，使得同一折叠种子生成的相邻测试向量仅有1位不同，从而使得并行测试的控制电路极其简单.通过折叠计算压缩的测试向量可以并行的移入多扫描链.ISCAS标准电路的实验表明其在保障高测试故障覆盖率及高测试数据压缩率的同时，平均测试应用时间较同类方案显著降低.

关键词： 超大规模集成电路测试技术 数据测试 电路设计 折叠计算

作者: Liang Huaguo 梁华国 Li Yang 李扬 Li Xin 李鑫 Yi Maoxiang 易茂祥 Wang Wei 王伟 Chang Hao 常郝 Li Songkun 李松坤

作者单位: School of Electronic Science and Applied Physics, Hefei University of Technology, Hefei 230009 合肥工业大学电子科学与应用物理学院 合肥 230009 School of Computer and Information, Hefei University of Technology, Hefei 23009; Department of Infor 合肥工业大学计算机与信息学院 合肥 230009;江苏省南通商贸高等职业学校信息科 南通226000 School of Computer and Information, Hefei University of Technology, Hefei 23009 合肥工业大学计算机与信息学院 合肥 230009

会议类型: 国内会议

会议名称: 第七届中国测试学术会议

会议地点: 杭州

会议语种:中文

页码: 1-7

在线出版日期: 2012-06-23（万方平台首次上网日期，不代表论文的发表时间）