考虑串扰的集成电路静态定时分析方法

摘要：

　　随着集成电路(IC)的工艺尺寸逐渐缩小，片上相邻线之间的耦合电容越来越大，尤其是90nm及以下工艺，线间耦合电容引发的串扰带来的额外时延也越来越大。电路中的时延增大，时钟频率和性能降低，因此，设计流程中对串扰的关注也随之增加。本文介绍了考虑串扰的静态定时分析的基本概念及基于时间窗口和跳变图的分析方法，并将这两种方法应用于一款商业EDA工具。针对商业电路的实验结果显示，考虑串扰的静态定时分析能更准确的分析电路中的时延。文中最后对两种方法进行了简单的比较和分析。

关键词： 集成电路 设计流程 串扰效应 静态定时分析 时延估计

作者: Wang Weifang 王伟芳 Li Huawei 李华伟

作者单位: Insitute of Computing Technology, Chinese Academy of Sciences, Beijing 100190 计算机体系结构国家重点实验室,中国科学院计算技术研究所 北京100190

会议类型: 国内会议

会议名称: 第七届中国测试学术会议

会议地点: 杭州

会议语种:中文

页码: 15-20

在线出版日期: 2012-06-23（万方平台首次上网日期，不代表论文的发表时间）