一种3D SoC测试优化方法

摘要：

　　三维芯片由于其高性能和低功耗越来越受到人们的欢迎.SoC技术是把一个完整的系统集成到单个(或少数几个)芯片上，从而实现整个系统功能复杂的集成电路.以细粒度划分的3D SoC实现了真正意义上的3D芯核.它降低了单个芯核内的局部和全局互连线的长度，在功耗和性能方面会有很大的改进.但是随着划分层数的不同，测试开销也会发生变化.本文基于扫描链平衡提出考虑测试时间和测试存储的测试开销函数，以便找到最优的划分层数.

关键词： 集成电路 三维芯片 测试方法 划分层数

作者: Wang Wei 王伟 Li Xin 李欣 Chen Tian 陈田 Liu Jun 刘军 Fang Fang 方芳 Wu Xi 吴玺

作者单位: School of Computer and Information, Hefei University of Technology;Anhui Province Key Laboratory of 合肥工业大学计算机与信息学院;情感计算与先进智能机器安徽省重点实验室 安徽合肥230009 School of Management, Hefei University of Technology 合肥工业大学管理学院

会议类型: 国内会议

会议名称: 第七届中国测试学术会议

会议地点: 杭州

会议语种:中文

页码: 276-280

在线出版日期: 2012-06-23（万方平台首次上网日期，不代表论文的发表时间）